芯測科技於3⽉25⽇舉辦實體暨線上「芯測科技新產品START™ v5與設計服務發表會」。此次產品發表會著重於START™ v5與EZ-BIST™ v2的說明。START™ v5是SRAM測試與修復EDA⼯具，EZ-BIST™ v2是SRAM測試EDA⼯具。在效能提升上，START™ v5與EZ-BIST™ v2採⽤了AI⼯具，包括ChatGPT、OpenAI與DeepSeek強化了RTL語法與各種指令的覆蓋率，對照START™ v3可以提升50%的執⾏效率。
START™ v5與EZ-BIST™ v2提升了各類SRAM的辨識效率，對照START™ v3，可以縮短50%的SRAM辨識時間。此外，START™ v5與EZ-BIST™ v2強化了SRAM時鐘⾃動搜尋(Auto-Clock Tracing)的功能，讓MCU類的晶⽚可以透過此功能，⾃動完成晶⽚內SRAM時鐘路徑的辨識⼯作，提升MCU類晶⽚SRAM測試電路⽣成的速度。
START™ v5取得ISO 26262 TCL1認證，其中幾項功能更是符合車用電子的需求。此次功能強化包括在POT (Power_On Test)功能中，加入了動態控制SRAM的介面，將原本存在ROM裡面的POT控制命令改存放置SRAM裡，以便可以動態調整POT的控制命令。SRAM的修復技術，一直是芯測科技引以為傲之處。
START™ v5在SRAM修復技術上的強化如下：
- 縮短了SRAM修復時，需要從eFuse或是OTP讀取SRAM錯誤資訊到SRAM修復控制器的時間。
- 在面對AI晶片設計複雜度日益增加與SRAM的使用增加的情況下，START™ v5增加了SRAM修復需要用的eFuse和OTP的資料壓縮功能，面對SRAM使用量增加的情況，可以大大節省AI晶片的成本。
- 同樣為了因應AI晶片對於SRAM需求增加的情況，START™ v5優化了SRAM修復路徑的時序，提升AI晶片整體佈局與繞線的彈性度。
- START™ v5在專利化SRAM修復技術上，強化使用Stand-alone SRAM與Redundancy並存的機制。讓許多消費性電子晶片的設計更加彈性化，可以充分利用未使用的SRAM的空間，當作SRAM修復的『備援記憶體』，大幅降低消費類晶片的設計成本。
- START™ v5為了因應Chiplet的架構，透過Interface的多元設計，強化了模組化(Bottom-Up)設計流程，讓複雜晶片的SRAM測試與修復電路的生成變的更加簡單，同時也符合Chiplet架構下的SRAM測試準則。
在SRAM錯誤診斷上，START™ v5與EZ-BIST™ v2強化了SRAM錯誤診斷分析功能，可以利用晶片的佈局圖搭配診斷功能，明確的指出晶片內錯誤SRAM的位置與為何發生錯誤的原因。
START™ v5與EZ-BIST™ v2強化了SRAM分群的機制，可以搭配晶片的佈局圖進行SRAM的分群機制，達到佈局與繞線的時序需求。
在SRAM測試演算法上，START™ v5與EZ-BIST™ v2基於芯測科技的專利化架構UDA (User Defined Algorithm)，設計了TEC 2.0 (Testing Element Change)。TEC可以讓晶片在CP階段，只需要透過測試機台命令的組合，就可以動態改變SRAM的測試演算法，無須更改晶片設計，讓DPPM的控制變的更加容易。
透過UDA的專利，可以將SRAM的測試演算法進行『元件化』設計，如同『樂高』積木的堆疊一樣，透過『元件化』的『重新組合』，產生新的SRAM的測試演算法，讓晶片開發商，可以根據晶片的功能與應用，透過TEC設計出獨一無二的SRAM測試演算法，降低DPPM。
START™ v5與EZ-BIST™ v2皆可以將產生的電路與第三方DFT的EDA工具進行融合，以完成DFT全流程的設計。
芯測科技的新產品START™ v5與EZ-BIST™ v2，可以協助AI晶片與車用電子晶片，提升晶片良率，降低晶片測試成本，增加晶片的競爭力。
經濟日報：https://money.udn.com/money/story/5635/8631334?from=edn_newestlist_cate_side#