IC设计复杂度快速提升，单一芯片已整合数亿甚至数十亿颗晶体管，传统制造后测试方式已无法有效涵盖所有潜在故障模式。为确保芯片在量产阶段具备高良率与高可靠度，Design for Testability（DFT）已成为现代VLSI设计流程中的关键环节。
芯测科技预计自2026年第二季起，与合作伙伴共同推出完整DFT EDA工具销售方案。该方案将提供客户从RTL到Tape-out前的完整DFT实作与验证平台，协助设计团队在项目初期即建立可测试性架构，缩短开发时程并提升整体设计质量。
DFT是在设计时间即导入的一系列技术，使芯片内部节点具备可观测性与可控制性，从而提升制造后测试效率与故障覆盖率。透过完整DFT架构，可有效侦测包括Stuck-At Fault、Transition Fault、Path Delay Fault、Bridging Fault及Open / Stuck-Open Fault等常见故障模型。在产业实务上，Stuck-At Fault覆盖率通常要求达到99%以上，Transition Fault覆盖率亦须达到95%以上，以符合高质量量产标准。
芯测的DFT技术立基于其深厚的内存测试（Memory Built-In Self-Test, MBIST）能力。目前内存测试已成为SoC设计不可或缺的一环。由于芯片内嵌SRAM与各类内存容量持续提升，内存区块往往成为良率与可靠度的主要风险来源。芯测科技在MBIST架构与测试算法开发上具备后十的技术基础，能针对不同内存类型与制程特性，提供高覆盖率且高效率的测试解决方案，协助客户在量产前有效控管潜在失效风险。