AI 运算需求快速攀升，半导体产业正全面迈向以 3D-IC 与 Chiplet 为核心的先进封装时代。高带宽内存（HBM）与逻辑芯片的垂直堆栈，已成为支撑 AI 加速器效能与能效的关键技术路线。其中以 CoWoS 为代表的 2.5D/3D 封装架构，虽能大幅提升系统整体效能，却也突显了测试、修复与良率控管上前所未有的挑战。
专注于内存测试与修复技术的芯测科技（iSTART-TEK），宣布其 IEEE 1838 3D-IC 测试解决方案已进入成熟应用阶段，是目前少数能完整对应 3D-IC 测试标准、并实际落实于先进封装项目的 EDA 供货商之一，提前卡位 AI Chiplet 与 HBM 高阶封装商机。
率先布局 IEEE 1838，建立 3D-IC 测试门坎
IEEE 1838 为专为 3D-IC 与异质整合架构制定的测试标准，涵盖 die-to-die 测试存取、测试信道重组、以及堆栈后的可测试性设计。然而由于技术门坎高、整合复杂度大，目前市场上能成熟支持 IEEE 1838 的 EDA 工具选项相当有限。
芯测科技早在 3D-IC 尚未全面商用之前，便已投入相关架构与测试流程的研发，将 IEEE 1838 纳入其内存测试与修复平台中，并完成与既有 BIST、BISR 机制的整合。此率先布局不仅让芯测科技在 3D-IC 测试领域建立技术护城河，也大幅提高后进者的进入门坎。
深度对应异质整合，满足HBM 与逻辑芯片堆栈需求
AI 芯片的效能瓶颈，已不再仅限于运算单元，还高度取决于 HBM 与逻辑芯片之间的数据传输效率。为此，HBM 与 GPU、AI 加速器、客制化逻辑芯片的垂直整合，成为主流设计方向，也让测试架构必须同时理解「内存」与「逻辑」的堆栈关系。
芯测科技的 IEEE 1838 解决方案，即是针对 HBM 与逻辑芯片的异质整合情境所设计，可支持多颗 die 堆栈后的测试路径规划、测试存取管理，以及内存层级的故障定位与修复策略。透过此架构，客户得以在 CoWoS 等先进封装流程中，保有对 HBM 与 SRAM 的可测试性与可修复性，确保 AI 系统的效能与可靠度。
降低 CoWoS 报废风险，放大先进封装投资回报
在 CoWoS 与 3D-IC 架构下，一颗整合 HBM 与高阶逻辑芯片的成品，往往代表极高的制造成本。一旦在封装后才发现内存或互连缺陷，若无有效的测试与修复机制，报废损失将相当可观。
芯测科技透过 IEEE 1838 与其内存修复技术的整合，协助客户在多 die 堆栈完成后，仍能进行精准的故障诊断与修复，大幅提升最终良率。这不仅直接降低先进封装的报废成本，也让客户在导入 CoWoS 与 AI Chiplet 架构时，能有效放大整体投资报酬率（ROI）。