AI 運算需求持續爆發，半導體產業正逐步從「電晶體微縮」走向「系統級堆疊整合」的新競爭階段。近期市場關注華為提出的「韜定律（Tao Law）」概念，強調透過先進封裝、Chiplet 與多晶粒堆疊技術，突破傳統摩爾定律在製程微縮上的限制。這也代表未來 AI 晶片的核心競爭力，已從單一晶片的電晶體密度，延伸為如何透過 3D-IC 與異質整合架構，提升整體系統效能、頻寬與能效。
然而，當 AI 晶片逐步邁向 HBM、高速邏輯晶片與 Chiplet 的垂直堆疊架構後，測試與修復問題也開始成為先進封裝時代的關鍵挑戰。由於多顆 die 封裝完成後的價值極高，一旦在後段才發現記憶體或互連缺陷，將可能造成巨大的報廢成本。因此，如何在 3D-IC 架構中維持可測試性（Testability）與可修復性（Repairability），已成為 AI 晶片產業鏈不可忽視的重要議題。
專注於記憶體測試與修復技術的芯測科技（iSTART-TEK）指出，隨著產業從摩爾定律逐步轉向堆疊整合架構，IEEE 1838 將成為 3D-IC 與異質整合晶片不可或缺的測試標準。芯測科技目前已率先完成 IEEE 1838 與記憶體測試、修復架構的整合，是目前少數能完整支援 IEEE 1838 的記憶體測試與修復 EDA 工具供應商之一。
IEEE 1838 是專為 3D-IC 與多 die 堆疊架構制定的測試標準，主要用於解決 die-to-die 測試存取、堆疊後測試通道管理、以及異質整合架構中的可測試性問題。在傳統 SoC 架構中，測試主要針對單一 die；但在 HBM、Logic Die、AI Accelerator 與 Chiplet 大量堆疊的架構下，測試路徑與故障定位的複雜度大幅提高，也讓 IEEE 1838 逐漸成為先進封裝的重要基礎架構。
芯測科技表示，當產業開始以堆疊技術挑戰摩爾定律時，測試架構也勢必要同步升級。尤其在 CoWoS、3D-IC 與 HBM 等高階封裝架構中，一旦缺乏標準化測試機制，將難以有效管理多層 die 的測試存取與故障診斷。因此，未來只要走向多 die 堆疊與異質整合，IEEE 1838 幾乎將成為必要選項。
芯測科技早在 3D-IC 尚未全面商用前，便已投入 IEEE 1838 相關技術開發，並將其整合進既有記憶體測試與修復平台中，完成與 MBIST、BISR 架構的深度串接。透過 IEEE 1838 架構，系統可在多層堆疊完成後，仍維持對 SRAM 與 HBM 的測試與修復能力，包含測試路徑規劃、故障定位、修復控制與測試存取管理等功能。
為提升頻寬與降低延遲，HBM 與 GPU、NPU、AI Accelerator 的垂直堆疊正快速普及，也讓記憶體測試的重要性同步提升。芯測科技的 IEEE 1838 解決方案，即是針對此類異質整合與高密度堆疊情境所設計，可支援多顆 die 的測試存取與記憶體修復流程，協助客戶在先進封裝架構下維持高良率與高可靠度。
此外，在 CoWoS 與 3D-IC 架構下，一顆整合 HBM 與高階邏輯晶片的 AI 晶片，其製造與封裝成本相當高昂。若封裝完成後才發現記憶體缺陷，沒有有效修復機制將可能導致整顆模組報廢。芯測科技透過 IEEE 1838 與記憶體修復技術的整合，讓客戶即使在堆疊完成後，仍可進行精準故障診斷與修復，大幅降低先進封裝報廢風險，並提高最終產品良率與投資報酬率（ROI）。
市場預期，在 HBM、Chiplet、CoWoS 與異質整合架構持續擴張下，IEEE 1838 將逐步成為 AI 晶片產業鏈的重要測試標準，而具備完整記憶體測試與修復能力的 EDA 工具供應商，也將在下一波 AI 半導體競爭中取得關鍵位置。
芯測科技強調，目前公司已具備完整的 IEEE 1838 記憶體測試與修復解決方案，可協助客戶因應 AI Chiplet、HBM 與 3D-IC 時代下的測試與良率挑戰，提前布局下一世代先進封裝市場。